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    Title: 50%工作週期輸出之DLL 倍頻電路設計
    Authors: 蔡明彰
    林建民
    賴昱廷
    鄭明哲
    Keywords: 工作週期修正電路
    延遲鎖定迴路
    時脈邊緣產生器
    duty cycle corrector
    delay- locked loop clock
    edge generator
    Date: 2007-09-28
    Issue Date: 2007-10-01 16:33:16 (UTC+8)
    Abstract: 本論文提出以延遲鎖定迴路(De lay- l ocked Loop, DLL) 架構設計之50%工作週期輸出之時脈倍頻電路,並提出以時脈邊緣產生器完成倍頻電路功能。本設計能夠有效地解決因時脈經過一長串時脈緩衝器( clock buf f er) 所造成的工作週期偏移問題。在輸入參考時脈頻率為80MHz 情況下,可任意整數倍頻倍率為3~10 倍,即輸出時脈頻率範圍為240MHz~800MHz , 其工作週期為(50 ± 1) % 且脈波寬度抖動(pul se width j i t te r) 經由模擬結果低於21.2ps@800MHz ( 峰對峰值) ,晶片核心面積約為0.6mm2 。
    Appears in Collections:[電子工程系所] 2007年系統雛型與電路設計創新應用研討會

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